EDA技术与CPLD/FPGA开发应用简明教程 实验报告及答案 (曹瑞)

实验报告配套教材：

书名：EDA技术与CPLD/FPGA开发应用简明教程
作者：曹瑞 卢印举
出版社：清华大学出版社

实验报告概述：

预习报告 一、实验目的： 1、了解时序电路的VHDL 语言设计方法。 2、了解同步计数器的使用方法。 3、理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。 二、实验设备： 1、PC 机 2、EDA 实验箱（主芯片是ALTERA EPM7128SLC84-15）。 三、实验内容： 1、用VHDL 语言输入法设计一个同步四位二进制加法计数器和六进制同步计数器。 2、用74LS161 两个宏连接成八位二进制同步计数器。 3、用74LS161 宏，同时采用清零和置数法组成六进制和十二进制计数器。 四、实验步骤： 1、采用文本编辑器输入VHDL 语言源程序，或采用原理图输入法从MF 库中调用器件 74161 ，生成原理图，之后建立工程。 2、编译。 3、仿真。 4、对芯片进行编程。 5、根据管脚分配情况连线。 （1） 根据芯片特点，管脚分配时一般将时钟信号分配给83 脚，复位信号分配给 1 脚。若有使能信号，使能信号分配给84 脚。 （2） 时钟信号的连接：将实验板上提供的时钟与芯片的83 脚相连。 （3） 复位信号的连接：将实验板上的某按键开关输出与芯片的1 脚相连。 （4） 将计数器的输出端分别与LED 灯相连。 6、按动复位键，观察实验结果。 7、改变输入时钟信号的频率，观察实验结果。 五、实验报告要求： 1、给出电路的VHDL 描述或电路原理图、仿真结果。 2、采用原理图输入法进行设计时，说明设计思路。 3、说明仿真波形图中输入数据的给定依据。 4、说明物理连线情况。 5、时钟频率改变后，实验结果有何变化。